台湾专利TW201324526A 記憶體元件以及用於記憶體元件之感測及閂鎖電路

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专利摘要:
提供一種記憶體元件，其具有第一開關，第一開關接收第一CSL信號以輸入或輸出資料。第二開關接收第二CSL信號。感測及閂鎖電路（SLC）耦接於第一開關與第二開關之間。且至少一個記憶體胞元耦接至第二開關。第二開關回應於第二CSL信號而控制至少一個記憶體胞元之讀取或寫入操作之時序，例如，可在不足約5奈秒內執行讀取操作。SLC在寫入模式中作為閂鎖器而操作，且在讀取模式中作為放大器而操作。記憶體元件可構成記憶體系統或包含此記憶體元件或此記憶體系統之其他裝置之一部分。亦提供使用此記憶體元件執行讀取及寫入操作之方法。
公开号:TW201324526A
申请号:TW101146785
申请日:2012-12-12
公开日:2013-06-16
发明作者:Chan-Kyung Kim；Yun-Sang Lee；Chul-Woo Park；Hong-Sun Hwang
申请人:Samsung Electronics Co Ltd；
IPC主号:G11C7-00

专利说明:
記憶體元件以及用於記憶體元件之感測及閂鎖電路
本發明概念大體而言是關於半導體記憶體元件，且更特定而言，是關於諸如磁性記憶體胞元的記憶體元件、在所述記憶體元件中寫入及/或讀取資料之方法，以及包含所述記憶體元件之記憶體系統。
非揮發性記憶體為一種類型之記憶體，在所述記憶體中，即使在移除記憶體胞元之電源或將記憶體胞元切斷之後，記憶體胞元中所寫入之資料仍會保留。磁阻性隨機存取記憶體(Magneto-resistive random access memory；MRAM)為此類非揮發性記憶體的一種類型。MRAM亦為電阻性記憶體，以使得記憶體胞元中所儲存之資料之值取決於記憶體胞元之電阻來判定。尤其在各種電阻性記憶體中，可基於電流方向以及電流量來執行MRAM胞元之寫入操作以及讀取操作。
動態隨機存取記憶體(dynamic random access memory；DRAM)廣泛用於計算系統以及行動元件中，且根據硬體以及軟體之發展下，對於DRAM之操作速度之效能的需求增加。
為了代替廣泛使用之DRAM，MRAM需要提高寫入操作以及讀取操作之速度，使之與DRAM之寫入操作以及讀取操作之速度相當。
根據本發明之態樣，提供一種記憶體元件，包括：第一開關，其經組態以接收第一CSL信號以輸入或輸出資料；第二開關，其經組態以接收第二CSL信號；感測及閂鎖電路，其耦接於所述第一開關與所述第二開關之間；以及至少一個記憶體胞元，其耦接至所述第二開關。所述第二開關經組態以回應於所述第二CSL信號而控制所述至少一個記憶體胞元之讀取或寫入操作之時序。
在各種實施例中，所述第二CSL可為寫入CSL(WCSL)，且所述第二開關可為寫入開關。
在各種實施例中，在寫入操作中，所述感測及閂鎖電路可經組態以進行閂鎖。
在各種實施例中，在寫入操作中，所述元件在電壓模式中操作。
在各種實施例中，所述第二CSL可為讀取CSL(RCSL)，且所述第二開關可為讀取開關。
在各種實施例中，在讀取操作中，所述感測及閂鎖電路可經組態以作為感測放大器而操作。
在各種實施例中，在讀取操作中，所述元件在電流模式中操作。
在各種實施例中，所述第二開關可經組態以分別將輸入資料傳輸至所述記憶體胞元以及自所述記憶體胞元傳輸輸出資料。
在各種實施例中，所述記憶體元件可為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(phase change random access memory；PRAM)、電阻性隨機存取記憶體(resistive random access memory；RRAM)或反及閘(NAND)快閃記憶體。
在各種實施例中，所述記憶體元件可為磁阻性隨機存取記憶體(MRAM)。
在各種實施例中，所述MRAM可為自旋轉移力矩(STT)-MRAM。
在各種實施例中，所述記憶體胞元可包括磁性穿隧接面(magnetic tunnel junction；MTJ)部件，其耦接於位元線與胞元電晶體之間，所述胞元電晶體之閘極耦接至字元線。
在各種實施例中，所述MTJ部件可包括：固定層(pinned layer)；非磁性阻障層(barrier layer)，其位於所述固定層上；以及自由層，其位於所述阻障層上。
在各種實施例中，所述MTJ部件可具有水平磁化之方向。
在各種實施例中，所述MTJ部件可具有垂直磁化之方向。
在各種實施例中，所述記憶體胞元可包括胞元電晶體以及雙磁性穿隧接面(MTJ)部件。所述雙MTJ部件可連接至位元線以及所述胞元電晶體，且所述胞元電晶體亦可連接至源極線以及字元線。
根據本發明之另一態樣，提供一種記憶體元件，包括：第一開關，其經組態以接收第一CSL信號且輸入/輸出資料；寫入開關，其經組態以接收寫入CSL(WCSL)信號；感測及閂鎖電路，其耦接於所述第一開關與所述寫入開關之間；以及至少一個記憶體胞元，其耦接至所述寫入開關。在寫入操作中，所述感測及閂鎖電路經組態以閂鎖輸入資料且回應於所述寫入CSL信號而將輸入資料傳送至所述記憶體胞元。
在各種實施例中，在寫入操作中，所述元件在電壓模式中操作。
在各種實施例中，所述第二開關包括：至少一個寫入行選擇線(WCSL)產生器，其經組態以自所述第一CSL信號產生所述WCSL信號；以及延遲電路，其經組態以亦接收所述第一CSL信號且輸出經延遲之第一CSL信號以停用(disable)所述WCSL產生器。
在各種實施例中，所述第一開關以及所述寫入開關可在所述寫入操作中同時啟動。
在各種實施例中，所述第一開關之啟動持續時間可短於所述寫入開關之啟動持續時間。
在各種實施例中，所述記憶體元件可為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
在各種實施例中，所述記憶體元件可為磁阻性隨機存取記憶體(MRAM)。
在各種實施例中，所述MRAM可為自旋轉移力矩(STT)-MRAM。
在各種實施例中，所述感測及閂鎖電路之閂鎖電路可包括一對反相器(inverter)。
在各種實施例中，所述記憶體胞元可包括磁性穿隧接面(MTJ)部件以及胞元電晶體。
在各種實施例中，所述記憶體胞元可包括磁性穿隧接面(MTJ)部件，其耦接於位元線與胞元電晶體之間，所述胞元電晶體之閘極耦接至字元線。
根據本發明之另一態樣，提供一種記憶體元件，包括：第一開關，其經組態以接收第一CSL信號且輸出資料；讀取開關，其經組態以接收讀取CSL(RCSL)信號；感測及閂鎖電路，其耦接於所述第一開關與所述讀取開關之間；參考產生電路，其經組態以將互補位元線信號提供至所述感測及閂鎖電路；以及至少一個記憶體胞元，其耦接至所述讀取開關。在讀取操作中，所述感測及閂鎖電路組態為感測放大器。
在各種實施例中，在讀取操作中，所述元件在電流模式中操作。
在各種實施例中，所述記憶體元件可更包括電流鏡電路，其耦接於所述感測及閂鎖電路與所述讀取開關之間。
在各種實施例中，所述電流鏡電路可包括第一尺寸之第一電晶體以及N倍於第一尺寸之第二尺寸之第二電晶體，其中N為偶數。所述第一電晶體以及所述第二電晶體之閘極可共同連接且所述第二電晶體可經組態以將所述第一電晶體之電流乘以N。
在各種實施例中，所述元件可更包括字元線(WL)啟用(enable)電路，其耦接至所述參考產生電路以及所述記憶體胞元。所述WL啟用電路可經組態以回應於作用資訊信號(active information signal)而將WL啟用信號提供至所述參考產生電路。且，所述參考產生電路可經組態以回應於所述WL啟用信號而將所述RCSL信號提供至所述RCSL開關。
在各種實施例中，所述元件可經組態以在所述RCSL信號之後產生預充電信號以及所述CSL信號，以在不足約5奈秒內執行所述讀取操作。
在各種實施例中，所述感測及閂鎖電路可包括交叉耦接(cross-coupled)之感測放大器，其包含：第一PMOS電晶體，其連接於電壓源與第一NMOS電晶體之間；以及第二PMOS電晶體，其連接於所述電壓源與第二NMOS電晶體之間。
在各種實施例中，所述參考產生電路可包括：經組態以儲存第一值之第一參考記憶體胞元以及耦接於所述第一記憶體胞元與互補位元線BL_bar之間的第一參考開關；以及經組態以儲存第二值之第二參考記憶體胞元以及耦接於所述第二記憶體胞元與所述互補位元線BL_bar之間的第二參考開關。所述第一參考開關以及所述第二參考開關可接收RCSL作為輸入。
在各種實施例中，所述第一值可為「0」，且所述第二值可為「1」，且所述參考產生電路可經組態以回應於RCSL而輸出來自所述第一記憶體胞元以及所述第二記憶體胞元之電流之平均值。
在各種實施例中，所述參考產生電路可包括：第一參考鏡電路，其耦接於所述第一參考開關與所述互補位元線BL_bar之間；以及第二參考鏡電路，其耦接於所述第二參考開關與所述互補位元線BL_bar之間。
在各種實施例中，所述記憶體元件可包括動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
在各種實施例中，所述記憶體元件可為磁阻性隨機存取記憶體(MRAM)。
在各種實施例中，所述MRAM可為自旋轉移力矩(STT)-MRAM。
根據本發明之各種態樣，提供一種用於記憶體元件之感測及閂鎖電路(SLC)，包括：感測及閂鎖部件，其經組態以在寫入操作中耦接至寫入位元線(BLwrite)，在讀取操作期間，耦接至與BLwrite分開之讀取位元線(BLread)且耦接至互補讀取位元線(BLread_bar)。
在各種實施例中，所述感測及閂鎖部件可回應於評估信號(EVAL)以比較來自BLread以及BLread_bar之電流。
在各種實施例中，所述SLC可更包括預充電電路以及等化器電路，其各自耦接至所述感測及閂鎖部件。所述預充電電路、所述等化器電路以及所述感測及閂鎖部件可經組態以對BLwrite、BLread以及BLread_bar預充電。
在各種實施例中，所述預充電電路可包括第一PMOS電晶體以及第二PMOS電晶體，且所述等化器電路可包括第三PMOS電晶體。所述第一PMOS電晶體、所述第二PMOS電晶體以及所述第三PMOS電晶體可具有共同連接之閘極。
在各種實施例中，所述感測及閂鎖電路可包括交叉耦接之感測放大器，其包含：第一PMOS電晶體，其連接於電壓源與第一NMOS電晶體之間；以及第二PMOS電晶體，其連接於所述電壓源與第二NMOS電晶體之間。
在各種實施例中，所述互補讀取位元線BLread_bar可耦接至參考產生電路。
在各種實施例中，所述參考產生電路可包括：儲存第一值之第一參考記憶體胞元以及耦接於所述第一記憶體胞元與所述互補讀取位元線BLread_bar之間的第一參考開關；以及儲存第二值之第二參考記憶體胞元以及耦接於所述第二記憶體胞元與所述互補讀取位元線BLread_bar之間的第二參考開關。所述第一值以及所述第二值可為不同值。
在各種實施例中，所述記憶體元件可為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
在各種實施例中，所述記憶體元件可為磁阻性隨機存取記憶體(MRAM)。
在各種實施例中，所述MRAM可為自旋轉移力矩(STT)-MRAM。
根據本發明之另一態樣，提供一種記憶體元件，包括：第一子陣列，其包含在第一方向上延伸且實質上居中於所述第一子陣列內之第一參考胞元L線以及第一參考胞元H線，以及穿經所述第一子陣列在第二方向上延伸之第一字元線(WL)；第一多個SLC，所述第一多個SLC中之每一者具有RefL輸入以及RefH輸入；第一參考電壓偏壓線L，其共同連接至所述第一多個SLC中之每一SLC之所述RefL輸入以及所述第一參考胞元L線；以及第一參考電壓偏壓線H，其共同連接至所述第一多個SLC中之每一SLC之所述RefH輸入以及所述第一參考胞元L線。
根據本發明之另一態樣，所述記憶體元件可更包括：第二子陣列，其耦接至所述第一子陣列且包含在所述第一方向上延伸且實質上居中於所述第二子陣列內之第二參考胞元L線以及第二參考胞元H線，以及穿經所述第二子陣列在所述第二方向上延伸之第二WL；第二多個SLC，所述第二多個SLC中之每一者具有RefL輸入以及RefH輸入；第二參考電壓偏壓線L，其共同連接至所述第二多個SLC中之每一SLC之所述RefL輸入以及所述第二參考胞元L線；以及第二參考電壓偏壓線H，其共同連接至所述第二多個SLC中之每一SLC之所述RefH輸入以及所述第二參考胞元L線。
在各種實施例中，所述第一子陣列以及所述第二子陣列之所述第一字元線WL以及所述第二字元線WL各自為正常字元線，且所述第一子陣列以及所述第二子陣列各自更包括至少一條參考字元線，其在所述正常字元線WL之一側上安置於所述第二方向上。來自所述第一子陣列以及所述第二子陣列中之一者之正常字元線以及來自所述第一子陣列以及所述第二子陣列中之另一者之參考字元線的同時啟動使參考電流自所述第一子陣列以及所述第二子陣列中之另一者產生。
在各種實施例中，所述第一子陣列以及所述第二子陣列中之每一者可更包括第二參考字元線，其在所述正常字元線WL之相對側上安置於所述第二方向上。所述第一子陣列以及所述第二子陣列中之另一者中之所述第二參考字元線亦可同時啟動。
在各種實施例中，所述記憶體元件可為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
在各種實施例中，所述記憶體元件可為磁阻性隨機存取記憶體(MRAM)。
在各種實施例中，所述MRAM可為自旋轉移力矩(STT)-MRAM。
在各種實施例中，所述元件可更包括：共同參考產生電路，其經組態以產生低參考電流(RefL電流)以及高參考電流(RefH電流)；至少一個第一半鏡電路，其耦接至至少一個SLC且經組態以在所述至少一個SLC之所述RefL輸入處接收所述RefL電流；以及至少一個第二半鏡電路，其耦接至所述至少一個SLC且經組態以在所述至少一個SLC之所述RefH輸入處接收所述RefH電流。
在各種實施例，至少一個SLC可連接至至少4條位元線。
在各種實施例，至少一個SLC可連接至至少8條位元線。
在各種實施例中，所述至少8條位元線可在所述第一方向上延伸。
在各種實施例中，所述元件可包括多個子陣列，所述多個子陣列包含所述第一子陣列，且來自所述多個子陣列之子陣列可藉由至少一個行選擇信號來選擇。
在各種實施例中，所述元件可更包括控制電路，其包含至少一個感測及閂鎖部件，所述控制電路經組態以選擇所述所選擇之子陣列內之位元線。
在各種實施例中，所述控制電路可更包括多個選擇電路，每一子陣列一個選擇電路，其中每一選擇電路可經組態以在感測及閂鎖部件之控制下選擇所述選擇電路之對應子陣列內之位元線。
根據本發明之另一態樣，提供一種對記憶體元件執行寫入操作之方法。所述方法包括：接通第一開關以用於輸入輸入資料；與所述第一開關同時接通寫入開關；藉由耦接於所述第一開關與所述寫入開關之間的感測及閂鎖電路而儲存所述輸入資料；選擇耦接至所述寫入開關之記憶體胞元；以及將所述輸入資料寫入至記憶體胞元。
在各種實施例中，所述第一開關以及所述寫入開關中之至少一者可為NMOS開關。
在各種實施例中，所述第一開關以及所述寫入開關兩者可為NMOS開關。
在各種實施例中，所述方法可更包含在電壓模式中操作所述感測及閂鎖電路。
在各種實施例中，所述記憶體元件可為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
在各種實施例中，所述記憶體元件可為磁阻性隨機存取記憶體(MRAM)。
在各種實施例中，所述MRAM可為自旋轉移力矩(STT)-MRAM。
根據本發明之另一態樣，提供一種對記憶體元件執行讀取操作之方法。所述方法包括：藉由字元線信號來選擇記憶體胞元；接通耦接至所述記憶體胞元之讀取開關以選擇資料；將所述資料自所述記憶體胞元傳輸至位元線且同時將參考電流自參考電流產生電路供應至所述位元線之互補位元線；在感測及閂鎖電路中，藉由比較位元線電流以及所述參考電流而感測所述資料；以及接通耦接至所述感測及閂鎖電路之第一開關以將所感測之資料傳輸至輸出電路。
在各種實施例中，所述第一開關以及所述讀取開關中之至少一者可為NMOS開關。
在各種實施例中，所述方法可更包含在電流模式中操作所述感測及閂鎖電路。
在各種實施例中，所述記憶體元件可為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
在各種實施例中，所述記憶體元件可為磁阻性隨機存取記憶體(MRAM)。
在各種實施例中，所述MRAM可為自旋轉移力矩(STT)-MRAM。
根據本發明之另一態樣，提供一種記憶體系統。所述記憶體系統包括：記憶體控制器；至少一個記憶體元件；以及至少一條通信鏈路，其耦接於所述控制器與所述記憶體元件之間。所述至少一個記憶體元件包括：第一開關，其經組態以接收第一CSL信號且輸入或輸出資料；第二開關，其經組態以接收第二CSL信號；感測及閂鎖電路，其耦接於所述第一開關與所述第二開關之間；以及至少一個記憶體胞元，其耦接至所述第二開關。所述第二開關經組態以回應於所述第二CSL信號而控制所述至少一個記憶體胞元之讀取或寫入操作之時序。
在各種實施例中，所述控制器可包含耦接至電光(E/O)傳輸介面以及光電(O/E)接收介面的控制單元，且所述至少一個記憶體元件可包含耦接至電光(E/O)傳輸介面以及光電(O/E)接收介面的記憶體核心。且所述至少一條通信鏈路可包含：第一光學鏈路，其耦接於所述控制器E/O介面與所述記憶體元件O/E介面之間；以及第二光學鏈路，其耦接於所述控制器O/E介面與所述記憶體元件E/O介面之間。
在各種實施例中，所述通信鏈路可為雙向鏈路。
在各種實施例中，所述控制器可包含耦接至多接腳輸入/輸出(I/O)介面之控制單元，所述至少一個記憶體元件可包含耦接至多接腳I/O介面之記憶體核心，且所述至少一條通信鏈路可包含將所述控制單元多接腳I/O介面之接腳耦接至所述記憶體元件多接腳I/O介面之對應接腳的記憶體控制器介面。
在各種實施例中，所述記憶體控制器介面可經組態以在所述控制器與所述至少一個記憶體元件之間攜載命令信號、控制信號、記憶體位址、資料選通信號以及資料。
在各種實施例中，所述記憶體控制器介面可經組態以在所述控制器與所述至少一個記憶體元件之間攜載晶片選擇及位址封包以及資料。
在各種實施例中，所述記憶體控制器介面可經組態以在所述控制器與所述至少一個記憶體元件之間攜載晶片選擇、位址及寫入資料封包以及讀取資料。
在各種實施例中，所述記憶體控制器介面可經組態以在所述控制器與所述至少一個記憶體元件之間攜載命令、位址及資料封包以及讀取資料。
在各種實施例中，所述至少一個記憶體元件可包括至少一個記憶體晶片，且所述記憶體控制器介面可為與所述至少一個記憶體晶片配置為堆疊之介面晶片的一部分，其中所述至少一個記憶體晶片以及介面晶片使用微凸塊以及矽通孔而互連。
在各種實施例中，所述記憶體系統可形成電腦系統之一部分，所述電腦系統更包括使用者介面元件、CPU以及匯流排，所述匯流排連接所述CPU、所述使用者介面元件以及所述至少一個記憶體元件。
在各種實施例中，所述記憶體系統可形成電腦系統之一部分，所述電腦系統更包括使用者介面元件、CPU、隨機存取記憶體、數據機以及匯流排，所述匯流排連接所述CPU、所述使用者介面元件、所述數據機以及所述記憶體控制器。
在各種實施例中，所述記憶體元件可為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
在各種實施例中，所述記憶體元件可為磁阻性隨機存取記憶體(MRAM)。
在各種實施例中，所述MRAM可為自旋轉移力矩(STT)-MRAM。
下文中，將參看附圖來更全面描述本發明概念之各種態樣，附圖中繪示了一些實例實施例。然而，本發明概念可按照許多不同形式來體現且不應解釋為限於本文所闡述之實例實施例。在諸圖中，為了清楚起見，可能誇示了層以及區域之大小以及相對大小。相似參考數字在全文中表示相似部件。
應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種部件，但此等部件不應受此等術語限制。此等術語用於區分一個部件與另一部件。因此，下文所論述之第一部件可稱為第二部件，而不偏離本發明概念之教示。如本文中所使用，術語「及/或」包含相關聯之所列出項目中之一或多者的任何以及所有組合。
應理解，當一部件被稱為「連接至」或「耦接至」另一部件時，所述部件可直接連接至或耦接至所述另一部件，或可存在介入部件。相比而言，當一部件被稱為「直接連接至」或「直接耦接至」另一部件時，不存在介入部件。用以描述部件之間的關係的其他詞應以相似方式解釋(例如，「在……之間」相對於「直接在……之間」、「鄰近」相對於「直接鄰近」等)。
本文中所使用之術語僅是出於描述特定實例實施例之目的，且不意欲限制本發明概念。如本文中所使用，單數形式「一個」以及「所述」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」及/或「包含」在用於本說明書中時指定所敍述之特徵、整體、步驟、操作、部件及/或組件之存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組之存在或添加。
亦應注意，在一些替代實施方案中，區塊中所注明之功能/動作可並不按照流程圖中所注明之次序發生。舉例而言，取決於所涉及之功能性/動作，連續繪示之兩個區塊可實際上實質上同時執行，或者所述區塊可有時按照相反次序執行。
除非另有定義，否則本文中所使用之所有術語(包含技術以及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義之術語)應被解釋為具有與其在相關技術背景中之含義一致的含義，且不應以理想化或過度正式之意義來解釋，除非本文中明確地如此定義。
圖1為根據本發明概念之態樣之記憶體元件的實例實施例的方塊圖，所述記憶體元件適用於描述其中之寫入操作以及讀取操作。
參看圖1之實施例，第一開關100經組態以與另一元件、子系統或系統通信以用於自記憶體胞元400讀取資料以及將資料寫入至記憶體胞元400，所述另一元件、子系統或系統可稱為外部元件。感測及閂鎖電路200安置於第一開關100與記憶體胞元400之間。且第二開關300安置於感測及閂鎖電路200與記憶體胞元400之間。在寫入操作之狀況下，感測及閂鎖電路200可充當閂鎖電路。且在讀取操作之狀況下，感測及閂鎖電路200可充當感測放大器。
在實例實施例中，為了將資料寫入至記憶體胞元400中，第一開關100回應於經由第一行選擇線(第1 CSL)而施加至第一開關100之第一行選擇信號來接通。在第一開關100接通時，待寫入至記憶體胞元400中之資料暫時儲存於感測及閂鎖電路200中。第二開關300回應於經由第二行選擇線(第2 CSL)而施加至第二開關300之第二行選擇信號來接通。在第二開關300接通時，資料自第一位元線BL傳送至第二位元線BL'，且資料寫入於由位元線WL選擇之記憶體胞元400中。
在實例實施例中，為了自記憶體胞元400讀取資料，第二開關300回應於經由第三行選擇線(第3 CSL)而施加至第二開關300之第三行選擇信號來接通，且接著資料經由感測及閂鎖電路200而自第二位元線BL'傳送至第一位元線BL。資料由感測及閂鎖電路200放大。在第一開關100回應於經由第一行選擇線而施加至第一開關100之第一行選擇信號來接通時，經放大之資料傳送至外部元件。
即使圖1所說明之記憶體元件具有寫入操作以及讀取操作通用之資料路徑，但讀取資料路徑以及寫入資料路徑可如下所述而分開且劃分。
圖2為說明根據本發明概念之態樣的自旋轉移力矩(spin transfer torque；STT)-MRAM胞元與其他記憶體元件部件之間的連接的實例實施例的方塊圖。
參看圖2，STT-MRAM胞元400包含胞元電晶體410以及磁性穿隧接面(MTJ)部件420。MTJ部件420以及胞元電晶體410耦接於位元線480與源極線460之間，且胞元電晶體410之閘極耦接至字元線470。讀取或寫入開關部件耦接於位元線480與感測及閂鎖電路200之間。如圖1所示，感測及閂鎖電路200耦接至第1開關100，第1開關100有時稱為輸入/輸出開關部件100。
在讀取操作中，藉由字元線信號而選擇胞元電晶體410，且接著將MTJ部件420中所儲存之資料值傳送至位元線480。經由讀取或寫入開關部件300，將讀取資料值傳送至感測及閂鎖電路200且藉此放大，如上文所論述。在輸入/輸出開關部件100接通時，將資料值傳送至外部元件。
在寫入操作中，將自外部元件提供之資料值閂鎖於感測及閂鎖電路200中，且在讀取或寫入開關部件300接通時，將所閂鎖之資料值傳送至位元線480。若藉由字元線信號而選擇並接通胞元電晶體410，則根據位元線480與源極線460之間的電壓差，將資料值寫入或程式化至MTJ部件420中。
在此實施例中，MTJ部件420可包含固定層450、阻障層440以及自由層430。可取決於流經MTJ部件420之電流而改變自由層430之磁化方向。舉例而言，若在第一方向上施加第一寫入電流WC1，則具有與固定層450相等之自旋方向之自由電子將力矩施加至自由層430。在此狀況下，將自由層430磁化成與固定層450平行。若在第二相反方向上施加第二寫入電流WC2，則具有與固定層450相反之自旋方向之自由電子將力矩施加至自由層430。在此狀況下，將自由層430磁化成與固定層450反平行。平行磁化之MTJ部件420具有相對較低之電阻且因此儲存資料值「0」。反平行磁化之MTJ部件420具有相對較高之電阻且因此儲存資料值「1」。
圖3A至圖3E為說明根據本發明概念之態樣的STT-MRAM胞元中之MTJ部件之實例的方塊圖。舉例而言，STT-MRAM胞元400可採取圖3A至圖3E之STT-MRAM胞元實施例的形式。
參看圖3A，繪示具有水平結構之MTJ層的實施例。在此實施例中，MTJ部件421可包含自由層(free layer)31a、阻障層(barrier layer)32a、固定層(pinned layer)33a以及釘紮層(pinning layer)34a，所述諸層在此處繪示為堆疊配置。在一些實施例中，釘紮層34a可為任選而非必需的。
自由層31a可包含具有可變磁化方向之材料，如圖中所示之雙向箭頭所指示。可取決於內部或外部提供之電力(electric)因素及/或磁力(magnetic)因素而改變自由層31a之磁化方向。自由層31a可包含鐵磁性(ferromagnetic)材料或由鐵磁性材料形成。舉例而言，自由層31a可包含以下各者中之至少一者：FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12。
阻障層32a可具有小於自旋擴散距離(spin diffusion distance)的厚度。阻障層32a可包含非磁性(non-magnetic)材料或由非磁性材料形成。舉例而言，阻障層32a可包含以下各者中之至少一者：Mg、Ti、Al、MgZn、MgB-氧化物、Ti以及V-氮化物。
固定層33a可具有由釘紮層34a固定之磁化方向，如圖中所示之單向箭頭所指示。固定層33a可包含鐵磁性材料或由鐵磁性材料形成。舉例而言，固定層33a可包含以下各者中之至少一者：FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12。
釘紮層34a可包含反鐵磁性(anti-ferromagnetic)材料或由反鐵磁性材料形成。舉例而言，釘紮層34a可包含以下各者中之至少一者：PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO以及Cr。
在以鐵磁性材料形成自由層31a以及固定層33a時，可在鐵磁性材料之邊緣處導致雜散場(stray field)。雜散場可在自由層中降低磁阻或提高電阻磁力(resistive magnetic force)。雜散場可影響開關特性，而導致非對稱開關。因此，需要用於減小或控制雜散場之結構。
參看圖3B，繪示具有水平結構之MTJ層的另一實施例。在此實施例中，可藉由合成反鐵磁性(synthetic anti-ferromagnetic；SAF)結構來實施MTJ部件422之固定層330。自由層31b以及阻障層32b可安置於固定層330上。
固定層330可包含固定層33b、阻障層34b以及釘紮層35b。固定層33b以及釘紮層35b可分別包含以下各者中之至少一者：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12。固定層33b之磁化方向可與釘紮層35b之磁化方向相反，且固定層33b以及釘紮層35b之磁化方向可為固定的。作為實例，阻障層34b可包含Ru。
參看圖3C，提供具有垂直結構之MTJ層。MTJ部件423可包含自由層21、阻障層22以及固定層23，其中自由層21以及固定層23具有垂直磁化方向。自由層21之磁化方向可為可變的，且固定層23之磁化方向可為固定的。
在自由層21以及固定層23之磁化方向彼此平行時，MTJ部件423之電阻可減小，且在自由層21以及固定層23之磁化方向彼此反平行(不平行)時，MTJ部件423之電阻可增大。
為了實施MTJ部件423，自由層21以及固定層23可包含具有相對大之各向異性能量之材料。非晶稀土元素合金(amorphous rare-earth element alloy)、多層薄膜(諸如，(Co/Pt)n以及(Fe/Pt)n)以及超晶格(super lattice)之L10結晶結構可具有相對大之各向異性能量。舉例而言，自由層21可為有序合金且可包含以下各者中之至少一者：Fe、Co、Ni、Pa以及Pt。自由層21可包含Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金以及Co-Ni-Pt合金。作為實例，所述合金可按照化學量表示為Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
圖3D及圖3E說明STT-MRAM胞元之雙MTJ部件。在雙MTJ部件中，自由層安置於中央部分處，且阻障層且固定層對稱地安置於自由層之兩個表面處。
參看圖3D，形成水平磁化之雙MTJ部件424包含第一固定層31、第一阻障層32、自由層33、第二阻障層34以及第二固定層35。形成各別層之材料可類似於或相同於圖3A之自由層31a、阻障層32a以及固定層33a。
若第一固定層31之磁化方向固定為與第二固定層35之磁化方向相反，則因第一固定層31以及第二固定層35而產生之磁場可抵銷(countervail)，且因此雙MTJ部件424可藉由小於一般MTJ之寫入電流來程式化。此外，雙MTJ部件424歸因於額外第二阻障層34而在讀取操作中提供較大電阻。因此，可增大讀取裕度(read margin)且可獲得實際讀取資料。
參看圖3E，形成垂直磁化(vertical magnetization)之雙MTJ部件425包含第一固定層41、第一阻障層42、自由層43、第二阻障層44以及第二固定層45。形成各別層之材料可類似於或相同於圖3A之自由層31a、阻障層32a以及固定層33a。
若第一固定層41之磁化方向固定為與第二固定層45之磁化方向相反，則因第一固定層41以及第二固定層45而產生之磁場可抵銷，且因此雙MTJ部件425可藉由小於一般MTJ之寫入電流來程式化。
圖4為根據本發明概念之態樣之記憶體元件的實例實施例的方塊圖，所述記憶體元件適用於描述寫入操作。
參看圖4，可經由輸入電路150而將寫入資料傳送至第一開關(SW1)100。第一開關100可回應於第一行選擇信號CSL而接通，且接著，因此，寫入資料可暫時儲存於感測及閂鎖電路200中。第二開關(SW2)310可接著回應於第二行選擇信號WCSL而接通，且感測及閂鎖電路200中所儲存之寫入資料可自第一位元線BL傳送至第二位元線BL'。資料可最終寫入至對應於所選擇之字元線WL之記憶體胞元400中。
在一些實例實施例中，在寫入操作中，第一開關100及第二開關310可同時接通。第二開關310之接通時間(亦即，第二行選擇信號WCSL之啟動時段)可長於第一開關100之接通(turn on)時間(亦即，第一行選擇信號CSL之啟動時段)，如圖6所說明。在其他實例實施例中，第一開關100以及第二開關310可按順序接通。舉例而言，第一開關100可首先接通(turn on)，且接著第二開關310可接通。
可針對寫入程式化或寫入操作，考慮MTJ部件之開關時間而判定第二開關310之接通時間。舉例而言，第一開關100之接通時間可為幾奈秒，且第二開關310之接通時間可為數十奈秒。在此狀況下，可在外部確保與高速之DRAM介面相容之行選擇循環，且可在內部確保針對寫入程式化之MTJ部件的開關時間。
因此，根據圖4之實施例，用於寫入之輸入資料被輸入，第一開關100由CSL接通，感測及閂鎖電路200使用電路之閂鎖部分而儲存輸入資料，且輸入資料接著在WCSL接通第二開關310時寫入至記憶體胞元400。
圖5為說明根據本發明概念之態樣之寫入行選擇信號產生器的實例實施例的方塊圖，所述寫入行選擇信號產生器可用於產生圖4之記憶體元件中之第二行選擇信號。
作為非限制性實例，圖5說明行選擇信號產生器700，其包含兩個WCSL產生器710及720，兩個WCSL產生器710及720經組態以接收兩個第一行選擇信號CSL0及CSL1且產生兩個第二行選擇信號WCSL0及WCSL1。第一行選擇信號CSL0輸入至延遲單元730以產生延遲信號PCSL0，以用於停用(disable)WCSL產生器710。且，第一行選擇信號CSL0直接輸入至WCSL產生器710，以用於啟用WCSL產生器710。舉例而言，WCSL產生器710可回應於第一行選擇信號CSL0而啟動(enable)第二行選擇信號WCSL0，且回應於延遲信號PCSL0而撤銷啟動第二行選擇信號WCSL0。
以相同方式，WCSL產生器720可回應於第一行選擇信號CSL1而啟動第二行選擇信號WCSL1，且回應於來自延遲單元740之延遲信號PCSL1而撤銷啟動第二行選擇信號WCSL1。
圖6為說明根據本發明概念之態樣的圖4及圖5之記憶體元件之寫入操作的實例實施例的時序圖。
參看圖6，一個時脈循環(Tcyc)可等於1.25奈秒(ns)且因此兩個時脈循環可等於2.5奈秒。第一開關(例如，第一開關100)可回應於第一行選擇信號CSL0而接通。第二開關(例如，第二開關310)可回應於第二行選擇信號WCSL0(或寫入CSL0)而與第一開關同時接通。
可啟動第一行選擇信號CSL0歷時兩個時脈循環，例如，2.5奈秒。可回應於延遲信號PCSL0而撤銷(deactivate)啟動第二行選擇信號WCSL0，所述延遲信號PCSL0是藉由延遲單元(例如，延遲單元730)接收第一行選擇信號CSL0而產生。第二行選擇信號WCSL0之啟動時段長於第一行選擇信號CSL0之啟動時段。舉例而言，可啟動第二行選擇信號WCSL0歷時30奈秒以確保MTJ部件之足夠程式化時間。在第二行選擇信號WCSL0之啟動時段期間，WCSL0由WCSL產生器(WCSL產生器710)輸出。
對應於下一行之另一第一行選擇信號CSL1可在第一行選擇信號CSL0之後四個時脈循環輸入。且可回應於延遲信號PCSL1而撤銷啟動另一對應第二行選擇信號WCSL1，延遲信號PCSL1是由對應延遲單元(例如，延遲單元740)產生。如上所述，第二行選擇信號WCSL1之啟動時段長於第一行選擇信號CSL1之啟動時段。在第二行選擇信號WCSL1之啟動時段期間，WCSL1由WCSL產生器(WCSL產生器720)輸出。
如熟習此項技術者將理解，可針對額外記憶體胞元而重複前述內容。
圖7為說明根據本發明概念之態樣之記憶體元件的實例實施例的電路圖，所述記憶體元件經組態以執行寫入操作。
參看圖7，可經由全局輸入輸出驅動器(global input-output driver；GIODRV)而輸入寫入資料，所述全局輸入輸出驅動器(GIODRV)耦接至局部開關(local switch；LSW)120。LSW開關120可包含NMOS電晶體，所述NMOS電晶體回應於局部多工信號(local mux signal；LGIOMUX)而接通。LSW開關120可耦接至第一開關100，第一開關100回應於第一行選擇信號CSL而接通。第一開關(SW1)100可耦接至感測及閂鎖電路260。感測及閂鎖電路260可包含第一反相器Int1以及第二反相器Int2，所述反相器暫時閂鎖經由第一開關100而提供之資料值。感測及閂鎖電路260可耦接至第二開關(SW2)310。第二開關310可包含NMOS電晶體，所述NMOS電晶體回應於第二行選擇信號WCSL而接通。第二開關310可直接耦接至記憶體胞元400。記憶體胞元400可包含胞元電晶體(Cell Tr.)以及MTJ部件之資料儲存單元(繪示為R_MTJ)。可基於字元線信號WL而選擇記憶體胞元400，所述字元線信號WL輸入至胞元電晶體Cell Tr.之閘極。
圖8為說明根據本發明概念之態樣之記憶體元件的實例實施例的方塊圖，所述記憶體元件經組態以執行讀取操作。
參看圖8，在記憶體胞元400由字元線信號WL選擇時，記憶體胞元400中所儲存之資料可傳送至第二位元線BL'，且在第三開關(SW3)320回應於第三行選擇信號RCSL而接通時傳送至第一位元線BL。感測及閂鎖電路200藉由比較第一位元線BL上之資料電流以及互補位元線BL_bar()上之參考電流而放大所傳送之資料值。參考電流可由參考產生電路500產生，且接著施加至互補位元線BL_bar。在第一開關(SW1)100回應於第一行選擇信號CSL而接通時，經放大之資料值作為讀取資料自感測及閂鎖電路200傳送至輸出電路150。因此，讀取資料可經由輸出電路150而提供至外部元件。
因此，根據圖8之實施例，在第三開關320由RCSL信號接通時，來自由字元線信號(WL)選擇之記憶體胞元400之資料傳輸至感測及閂鎖電路200。感測及閂鎖電路200放大讀取資料且藉由接通CSL信號而經由第一開關100輸出資料。
圖9為說明根據本發明概念之態樣之記憶體元件的實例實施例的方塊圖，所述記憶體元件更包含鏡電路(mirror circuit)。
參看圖9，所述電路大體上類似於圖8所提供之電路，不同之處在於鏡電路600安置於第三開關320與感測及閂鎖電路200之間。來自第三開關320之資料電流被鏡射，且所鏡射之電流經由第一位元線BL而提供至感測及閂鎖電路200。電流鏡600可經組態以防止記憶體胞元400與感測及閂鎖電路200之間形成直接電流路徑。換言之，鏡電路600可將位元線節點與發展節點(development node)分開。因此，較多記憶體胞元可耦接至單一位元線，如下文將更詳細地論述。
圖10為說明根據本發明概念之態樣的鏡電路的實例實施例的電路圖，所述鏡電路可形成圖9之記憶體元件之一部分。
參看圖10，鏡電路600可包含第一電晶體Naa0及大小兩倍於第一電晶體Naa0之尺寸的第二電晶體Naa。因此，第二電晶體Naa將輸入電流加倍。
如上所述，電流鏡600可防止記憶體胞元400與感測及閂鎖電路200之間形成直接電流路徑。如圖10所描繪，在一個實施例中，可採取如此形式，其中鏡電路600將位元線節點aa與發展節點aa0分開，且因此耦接至單條位元線之記憶體胞元之數目可增大。
圖11為說明根據本發明概念之態樣之記憶體元件的方塊圖，所述記憶體元件更包含行選擇信號產生器，所述行選擇信號產生器經組態以產生第三行選擇信號。
參看圖11，作用資訊信號輸入至字元線啟用單元900以產生字元線信號WL。字元線啟用單元可為(例如)字元線解碼器。字元線信號WL施加至記憶體胞元以選擇記憶體胞元。
字元線信號WL亦提供至行選擇信號800以產生用於接通第三開關320之第三行選擇信號RCSL，行選擇信號800可稱作RCSL產生器(電路)。舉例而言，RCSL產生器尤其適用於讀取操作中。
圖12為說明根據本發明概念之態樣的圖8之記憶體元件之讀取操作的實例實施例的時序圖。
參看圖12，一個時脈循環(Tcyc)可等於1.25奈秒(ns)且兩個時脈循環可為2.5奈秒(亦即，2×Tcyc)。回應於字元線信號WL而啟動第三行選擇信號RCSL。在時脈信號CLK之四個循環內輸入預充電信號PRECH及第一行選擇信號CSL，亦即，可在5奈秒(亦即，4×1.25奈秒)內讀取由感測及閂鎖電路放大之資料。
因此，如圖12之時序圖所示範，RCSL信號由字元線信號WL在2.5奈秒啟動，且接著PRECH及CSL信號可按順序啟動，以使得根據本實施例，讀取操作可在MRAM或STT-MRAM中執行以滿足DRAM要求，即，5奈秒。
圖13為說明根據本發明概念之態樣之記憶體元件的實例實施例的電路圖，所述記憶體元件可經組態以執行讀取操作。
參看圖13，可藉由用於資料放大之交叉耦接之感測放大器來實施用於讀取操作之感測及閂鎖電路200的感測及閂鎖部件230。當第三開關320接通時，對應於儲存於記憶體胞元400中之資料的資料電流施加至位元線BL。參考電流由參考產生電路500產生，且施加至互補位元線BL_bar。參考電流可為來自儲存資料值「0」之記憶體胞元531的電流與來自儲存資料值「1」之記憶體胞元532的電流之平均值，來自記憶體胞元531之電流與來自記憶體胞元532之電流在開關520及521回應於第三行選擇信號RCSL而接通時施加至互補位元線BL_bar。儲存於記憶體胞元531及532中之資料值可為互補的以提供平均電流。
可比較位元線BL上之資料電流以及互補位元線BL_bar上之參考電流且可經由如上所述之第一開關100以及互補第一開關101將基於比較結果之經放大之資料值提供至外部元件。
互補第一開關101及對應者實質上類似於關於第一開關100及輸出電路提供且描述之開關。
圖14為說明根據本發明概念之態樣的參考產生單元的實例實施例的方塊圖，所述參考產生單元可形成圖8之記憶體元件之一部分。
參看圖14，參考產生電路500如上所述產生施加至互補位元線BL_bar之參考電流。舉例而言，可使用儲存資料值「0」之記憶體胞元531及儲存資料值「1」之記憶體胞元532(如圖13所示)而產生參考電流。當開關520及521回應於第三行選擇信號RCSL而接通時，對應於資料值「0」及「1」之電流分別傳送至鏡電路510及511。藉由調整耦接至互補位元線BL_bar及位元線BL之電流鏡中的電晶體之尺寸，互補位元線BL_bar上之參考電流可具有資料值「0」及「1」之平均值。
在一些實例實施例中，可使用較大數目個參考記憶體胞元而產生參考電流。舉例而言，可藉由使用儲存資料值「0」之兩個或兩個以上電晶體及儲存資料值「1」之兩個或兩個以上電晶體而產生互補位元線BL_bar上之參考電流。在各種目前較佳實施例中，儲存資料值「0」之電晶體的數目與儲存資料值「1」之電晶體的數目相同。
藉由字元線選擇來讀取兩個參考之低資料「L」及高資料「H」。「0」及「1」資料值之間的平均位准經由第3開關520、521以及鏡電路510、511供應至位元線BL_bar，其中第三開關520、521由RCSL接通。
圖15為說明根據本發明概念之態樣的鏡電路的實例實施例的電路圖，所述鏡電路可形成圖14之參考產生單元之一部分。
參看圖15，鏡電路510可包含第一電晶體Nbb0及具有與第一電晶體Nbb0相同之尺寸的第二電晶體Nbb。施加至節點bb之電流可與施加至節點bb0之電流相同，此是歸因於兩個電晶體Nbb與Nbb0具有相同尺寸。經由鏡電路510，可補償耦接至感測及閂鎖電路之互補位元線BL_bar上的信號失真。在儲存資料值「0」之一個記憶體胞元及儲存資料值「1」之一個記憶體胞元用以產生參考電流的狀況下，圖10中之電晶體Naa之尺寸可兩倍於圖10及圖15中之其他電晶體Naa0、Nbb及Nbb0之尺寸。
圖16為適用於描述根據本發明概念之態樣的圖8之記憶體元件之讀取操作的實例實施例的時序圖。
參看圖16，當啟用字元線時，字元線電壓自0伏特改變至2.8伏特，且選擇記憶體胞元以用於讀取操作。當啟動第三行選擇信號RCSL(開啟)時，可將資料電流施加至位元線BL。取決於儲存於記憶體胞元中之資料值，資料電流可為資料「1」電流或資料「0」電流。同時，將參考電流施加至如上文所描述之互補位元線BL_bar。在邏輯高位准中撤銷啟動預充電信號PRECH以放棄預充電操作。當啟動第一行選擇信號CSL時，將由感測及閂鎖電路提供之經放大之信號資料「0」或資料「1」提供至外部元件。此讀取操作可在不足5奈秒內執行。
因此，字元線信號WL選擇記憶體(例如，MRAM)胞元且接著RCSL開啟。在與參考電流比較之後，發展出資料「1」及資料「0」。在開啟RCSL之後，藉由充電信號PRECH對位元線BL預充電。藉由CSL啟動來輸出所發展之資料。因此，在感測模式中使用感測及閂鎖電路200，資料讀取操作可在不足5奈秒內完成(例如，DRAM要求)。
圖17為說明根據本發明概念之態樣的感測及閂鎖電路的實例實施例的方塊圖，所述感測及閂鎖電路可形成記憶體元件之一部分。
參看圖17，感測及閂鎖電路200可包含預充電電路210、等化電路220，以及感測及閂鎖部件230。啟動信號EVAL可施加至預充電電路210、等化電路220以及感測及閂鎖部件230。預充電電路210以及等化電路220耦接至感測及閂鎖部件230以對位元線BLwrite、BLread及BLread_bar()進行預充電。感測及閂鎖部件230耦接至用於寫入操作之位元線BLwrite以及用於讀取操作之位元線BLread及BLread_bar。較佳地，用於寫入操作之BLwrite及用於讀取操作之BLread為分開的，例如實體上不同之位元線。
圖18為說明根據本發明概念之態樣的圖17之感測及閂鎖電路的實例實施例的電路圖。
參看圖18，預充電電路210可包含兩個PMOS電晶體PPRE3及PPRE4，所述兩個PMOS電晶體PPRE3及PPRE4回應於施加至PMOS電晶體PPRE3及PPRE4之閘極之啟動信號EVAL而接通。預充電電路210可耦接至寫入位元線BLwrite及互補寫入位元線BLwrite_bar()以施加預充電電壓或電流。等化電路220可包含一個PMOS電晶體PEQ，其回應於啟動信號EVAL而接通。感測及閂鎖部件230可包含交叉耦接之正回饋反相器。亦即，包含電晶體P3及N3之反相器Int1與包含電晶體P4及N4之反相器Int2交叉耦接。輸出節點(Vout)可安置於電晶體P3與N3之間，且放大操作及寫入操作可經由輸出節點來執行。互補輸出節點(Voutb)可安置於電晶體P4與N4之間。對於讀取操作，讀取位元線BLread耦接至圖10中之aa節點且互補讀取位元線BLread_bar耦接至圖15中之bb節點。在感測及閂鎖部件230中，耦接至電源供應電壓Vint之電晶體PBIAS以及耦接至接地電壓Vss之電晶體NSEN3及NSEN4回應於啟動信號EVAL而接通。
舉例而言，感測及閂鎖電路200可使用反相器Int1及Int2作為閂鎖電路以在寫入操作中在電壓模式中操作。在讀取操作中，感測及閂鎖電路200可藉由比較耦接至讀取位元線BLread之aa節點處的電流與耦接至互補讀取位元線BLread_bar之bb節點處的電流來執行電流感測操作。
圖19A及圖19B為說明根據本發明概念之態樣之記憶體元件的實例實施例的電路圖，所述記憶體元件可經組態以執行寫入操作以及讀取操作。可省略關於上述諸圖之重複描述。
參看圖19A及圖19B，記憶體元件可包含寫入及讀取路徑上之開關、感測及閂鎖電路200、參考產生電路500以及記憶體胞元400及410。
在寫入操作中，寫入資料可經由NCSL電晶體(亦即，第一開關100)而傳送至感測及閂鎖電路200。暫時儲存於感測及閂鎖電路200中之資料值可經由NWCSL電晶體(亦即，第二電晶體310)而傳送至記憶體胞元400。感測及閂鎖電路200可與關於圖18所描述者相同。經由回應於第二行選擇信號WCSL而操作之NWCSL電晶體310，可將寫入資料寫入於由字元線WL0選擇之記憶體胞元400中。記憶體胞元400及410共同耦接至位元線BL’。記憶體胞元400及410可為電阻性記憶體胞元。作為實例，電阻性記憶體胞元可包含具有垂直或水平磁化方向之STT-MRAM胞元、PRAM胞元以及FeRAM胞元。
在讀取操作中，儲存於所選擇之記憶體胞元400中之資料可經由NRCSL電晶體(亦即，第三開關320)及鏡電路600而傳送至感測及閂鎖電路200。如上所述，第三開關320可回應於第三行選擇信號RCSL而接通。鏡電路600可與關於圖10所描述者相同。對應於儲存於記憶體胞元中之資料的資料電流經由位元線BL而施加至aa節點。比較aa節點處之資料電流與經由互補位元線BL_bar施加的bb節點處的參考電流。參考電流由如關於圖13、圖14及圖15描述之參考產生電路500產生。參考選擇信號RCSLR可與第三行選擇信號RCSL相同或不同。由感測及閂鎖電路200放大之資料可經由第一開關100及互補第一開關101傳送至外部元件。
圖20為說明根據本發明概念之態樣之記憶體元件的陣列佈局結構之實例實施例的圖式。
參看圖20，參考胞元可沿著方向B安置於子陣列0之中央部分上，如圖所示。在其他實例實施例中，參考胞元可安置於子陣列0之上方部分及底部部分上。字元線WL安置於方向A上，方向A不同於方向B。在各種實施例中，方向A可實質上垂直於方向B。且在各種實施例中，字元線WL可實質上安置於子陣列0內。
圖20中說明儲存資料值「0」之參考胞元中的第一低參考胞元(參考胞元「L」)及儲存資料值「1」之參考胞元中的第二低參考胞元(參考胞元「H」)。在其他實施例中，可安置多個「0」參考胞元及多個「1」參考胞元。當啟用一條字元線WL時，共同地耦接至所啟用之字元線WL之參考胞元及記憶體胞元同時被選擇且資料電流及參考電流可傳送至感測及閂鎖電路SLC0、SLC1以及SLC2。參考電流RefL及RefH可經由安置於方向A上的垂直共同參考線由感測及閂鎖電路SLC0、SLC1以及SLC2共用。
在子陣列0之後的子陣列1可具有與子陣列0相同之組態。
圖21A及圖21B為說明根據本發明概念之態樣的感測及閂鎖電路之間的連接之實例實施例的電路圖。
作為實例，圖21A及圖21B中說明兩個感測及閂鎖電路：感測及閂鎖電路0以及感測及閂鎖電路1。感測及閂鎖電路0直接耦接至參考產生電路500以經由互補位元線BL0_bar()接收參考電流。且感測及閂鎖電路1經由半鏡部分520-1及521-1耦接至參考產生電路500。部分520-1中之NCMRL1電晶體耦接至部分510-1與NCMRL0電晶體之間的bb10節點以接收「L」參考電流。部分521-1中之NCMRH1電晶體耦接至部分511-1與NCMRH0電晶體之間的bbh0節點以接收「H」參考電流。因而，參考產生電路500可由多個感測及閂鎖電路共用。鏡部分510-1及511-1安置於感測及閂鎖電路0附近且鏡部分520-1及521-1安置於感測及閂鎖電路1附近。
圖22為說明根據本發明概念之態樣的記憶體元件之陣列佈局之實例實施例的圖式，所述記憶體元件經組態以同時啟用兩條字元線。
參看圖22，在子陣列0中說明一條正常字元線Normal0以及兩條參考字元線RefL0及RefR0。可分別選擇兩條參考字元線Ref0及RefR0。子陣列1及子陣列2可具有與子陣列0相同之組態。舉例而言，當選擇子陣列0中之正常字元線Normal0時，可同時選擇子陣列1中之參考字元線RefL1及RefR1。耦接至各別參考字元線之參考胞元具有相同數目之「L」參考胞元及「H」參考胞元。舉例而言，左參考字元線RefL1及右參考字元線RefR1兩者可分別耦接至四個「L」參考胞元及四個「H」參考胞元，如圖22所說明。互補位元線上之參考電流可為「H」資料電流與「L」資料電流之平均值。感測及閂鎖電路SLC0可安置於子陣列0與子陣列1之間且感測及閂鎖電路SLC1可安置於子陣列1與子陣列2之間。感測及閂鎖電路SLC0及SLC1可具有開放位元線感測放大器之結構。
圖23為說明根據本發明概念之態樣的感測及閂鎖電路之實例實施例的電路圖，所述感測及閂鎖電路耦接至多條位元線。
參看圖23，八條位元線BL可耦接至一個感測及閂鎖電路200。當關於安置於感測及閂鎖電路200之左側的記憶體胞元執行寫入或讀取操作時，可啟用左選擇電路262。根據頁面選擇信號VPage0至VPage4，部分272中之開關可按順序接通且資料可按順序自左位元線傳送至感測及閂鎖電路200或自感測及閂鎖電路200傳送至左位元線。當關於安置於感測及閂鎖電路200之右側的記憶體胞元執行寫入或讀取操作時，可啟用右選擇電路261。在此實施例中，261、262選擇位元線BL及位元線_bar中之一者。Vpage0至Vpage3自四條位元線選擇一條位元線。根據頁面選擇信號VPage0至VPage4，部分271中之開關可按順序接通且資料可按順序自右位元線傳送至感測及閂鎖電路200或自感測及閂鎖電路200傳送至右位元線。互補位元線BL_bar可根據選擇信號261及262之操作將參考電流提供至感測及閂鎖部件230。控制單元281控制寫入操作及讀取操作之時序。
圖24為說明根據本發明概念之態樣的在記憶體元件中執行寫入操作之方法之實例實施例的流程圖。
參看圖24，根據寫入操作方法，回應於字元線信號而選擇將被寫入輸入資料之記憶體胞元(S611)。接通第一開關以接收輸入資料且與第一開關同時或按順序在第一開關之後接通第二開關(S612)。將輸入資料儲存於感測及閂鎖電路中(S613)。且將輸入資料寫入於記憶體胞元中(S614)。
圖25為說明根據本發明概念之態樣的在記憶體元件中執行讀取操作之方法之實例實施例的流程圖。
參看圖25，回應於字元線信號而選擇待讀取之記憶體胞元(S621)。接通第三開關以傳送讀取資料(S622)。將來自記憶體胞元之對應於讀取資料的資料電流施加至位元線且將來自參考產生單元之參考電流施加至互補位元線(S623)。比較胞元電流與參考電流(S624)。藉由感測及閂鎖電路感測讀取資料「0」或「1」且基於比較結果而放大所感測之資料(S625)。接通第一開關以將經放大之資料傳送至輸出電路(S626)。
圖26為說明根據本發明概念之態樣之記憶體系統的實例實施例的方塊圖，在所述記憶體系統中記憶體元件與記憶體控制器經由光學鏈路而耦接。
參看圖26，記憶體系統可包含控制器1000及記憶體元件2000。控制器1000可包含控制單元1100、傳輸介面1200以及接收介面1300。傳輸介面1200可包含電光轉換器E/O且接收介面1300可包含光電轉換器O/E。記憶體元件2000可包含MRAM核心2100(其包含根據實例實施例之感測及閂鎖電路(SLC))、接收介面2200以及傳輸介面2300。接收介面2200可包含光電轉換器O/E且傳輸介面2300可包含電光轉換器E/O。控制器1000與記憶體元件2000可經由光學鏈路1500及1501耦接以執行光學通信。光學鏈路1500及1501可為兩條單向鏈路，如圖26所說明，在其他實施例中，兩條單向鏈路可替換為一條雙向鏈路。
圖27A至圖27D是說明根據本發明概念之態樣的具有各種介面之記憶體系統之實例實施例的圖式。
參看圖27A，記憶體系統可包含控制器1000及記憶體元件2000。控制器1000可包含控制單元1100與輸入及輸出電路1200。記憶體元件2000可包含MRAM核心2100(其包含根據實例實施例之感測及閂鎖電路(SLC)2110)與輸入及輸出電路2200。控制器1000可傳輸命令、控制信號、位址以及資料選通信號DQS。資料DQ可在控制器1000與記憶體元件2000之間交換。
參看圖27B，控制器1000可將晶片選擇信號CS及位址Addr作為封包傳輸至記憶體元件2000。資料DQ可在控制器1000與記憶體元件2000之間交換。
參看圖27C，控制器1000可將晶片選擇信號CS、位址Addr以及寫入資料wData作為封包傳輸至記憶體元件2000。記憶體元件2000可經由專用資料線將讀取資料rData傳輸至控制器1000(並非作為封包)。
參看圖27D，命令Com、位址Addr以及資料DQ可在控制器1000與記憶體元件2000之間交換。記憶體元件2000可經由專用控制線將晶片選擇信號CS傳輸至記憶體控制器1000。
圖28為說明根據本發明概念之態樣之記憶體系統的實例實施例的圖式，在所述記憶體系統中多個記憶體晶片使用矽通孔(TSV)而堆疊。
參看圖28，介面晶片3010可安置於最低層中且多個記憶體晶片3100、3200、3300以及3400可堆疊於其上。記憶體晶片3100、3200、3300以及3400分別包含根據實例實施例之感測及閂鎖電路3601、3602、3603以及3604。鄰近記憶體晶片可經由微凸塊3500連接且矽通孔可形成於記憶體晶片中。
在一些實施例中，一個記憶體晶片3100可安置於介面晶片3010上。在其他實施例中，多個記憶體晶片3100至3400等可按順序堆疊，如圖28所說明。
圖29為說明根據本發明概念之態樣之記憶體系統的實例實施例的圖式，在所述記憶體系統中記憶體元件耦接至系統匯流排。
參看圖29，記憶體系統可包括經由系統匯流排3250耦接的中央處理單元(CPU)3150、使用者介面3210以及MRAM 3500，MRAM 3500包含根據實例實施例之至少一個感測及閂鎖電路3550。
圖30為說明根據本發明概念之態樣之記憶體系統的另一實例實施例的圖式，在所述記憶體系統中記憶體元件耦接至系統匯流排。
參看圖30，記憶體系統可包括經由系統匯流排4250耦接之中央處理單元(CPU)4100、隨機存取記憶體(RAM)4200、使用者介面430、數據機4400以及記憶體元件4500。記憶體元件4500可包含記憶體控制器4510以及MRAM 4500，MRAM 4500包含根據實例實施例之至少一個感測及閂鎖電路。
作為實例，根據本發明概念之記憶體元件、裝置或系統可為能夠與另一元件、系統或裝置介接之獨立記憶體元件、系統或裝置，或此記憶體元件、系統或裝置可形成另一(外部)元件、系統或裝置之一部分。舉例而言，根據本發明概念之記憶體元件、系統或裝置可形成行動元件或攜帶型元件之一部分，所述行動元件或攜帶型元件例如為蜂巢式電話、電子平板電腦(electronic tablet)、膝上型電腦、遙控裝置、相機或視訊記錄器、導航元件或各種專用手持型元件中的任一者。在各種實施例中，根據本發明概念之記憶體元件、系統或裝置可形成較固定或非行動元件之一部分，所述較固定或非行動元件例如為個人電腦、工作站、電腦伺服器、數據機、路由器或其他網路設備、娛樂系統組件、家用電器、載具(vehicle)等。簡而言之，對於可使用或包含根據本發明概念之記憶體元件、系統或裝置的元件、系統或裝置之類型，無任何固有限制。
如上文所描述，包含STT-MRAM胞元之記憶體元件可具有與DRAM一樣迅速之寫入操作速度，且可在讀取操作中執行頁面開放操作，以提供與DRAM之效能相當的效能。
另外，雖然上文實例實施例中之記憶體元件為MRAM記憶體元件或STT-MRAM記憶體元件，但在其他實施例中，記憶體元件可為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘(NAND)快閃記憶體。
前述內容說明實例實施例，且並不解釋為限制實例實施例。雖然，已描述幾個實例實施例，但熟習此項技術者將容易瞭解，可對例示性實施例進行許多修改，而不會實質上偏離本發明概念之新穎教示及優勢。因此，所有此等修改意欲包含於如隨附申請專利範圍所界定的本發明概念之範疇內。因此，應理解，前述內容說明各種實例實施例，且並不解釋為限於所揭露之具體實例實施例，且對所揭露之實例實施例之修改以及其他實例實施例意欲包含於隨附申請專利範圍之範疇內。
21‧‧‧自由層
22‧‧‧阻障層
23‧‧‧固定層
31‧‧‧第一固定層
31a‧‧‧自由層
31b‧‧‧自由層
32‧‧‧第一阻障層
32a‧‧‧阻障層
32b‧‧‧阻障層
33‧‧‧自由層
33a‧‧‧固定層
33b‧‧‧固定層
34‧‧‧第二阻障層
34a‧‧‧釘紮層
34b‧‧‧阻障層
35‧‧‧第二固定層
35b‧‧‧釘紮層
41‧‧‧第一固定層
42‧‧‧第一阻障層
43‧‧‧自由層
44‧‧‧第二阻障層
45‧‧‧第二固定層
100‧‧‧第一開關(SW1)
101‧‧‧互補第一開關
150‧‧‧輸入電路
200‧‧‧感測及閂鎖電路
210‧‧‧預充電電路
220‧‧‧等化電路
230‧‧‧感測及閂鎖部件
261‧‧‧選擇信號
262‧‧‧選擇信號
281‧‧‧控制單元
300‧‧‧第二開關(SW2)
310‧‧‧第二開關(SW2)
320‧‧‧第三開關(SW3)
330‧‧‧固定層
400‧‧‧記憶體胞元
410‧‧‧胞元電晶體
420‧‧‧磁性穿隧接面(MTJ)部件
421‧‧‧MTJ部件
422‧‧‧MTJ部件
423‧‧‧MTJ部件
424‧‧‧雙MTJ部件
425‧‧‧雙MTJ部件
430‧‧‧自由層
440‧‧‧阻障層
450‧‧‧固定層
460‧‧‧源極線
470‧‧‧字元線
480‧‧‧位元線
500‧‧‧參考產生電路
510‧‧‧鏡電路
510-1‧‧‧鏡部分
511-1‧‧‧鏡部分
511‧‧‧鏡電路
520‧‧‧開關
520-1‧‧‧半鏡部分
521‧‧‧開關
521-1‧‧‧半鏡部分
531‧‧‧記憶體胞元
532‧‧‧記憶體胞元
600‧‧‧鏡電路
700‧‧‧行選擇信號產生器
710‧‧‧WCSL產生器
720‧‧‧WCSL產生器
730‧‧‧延遲單元
740‧‧‧延遲單元
800‧‧‧行選擇信號
900‧‧‧字元線啟用單元
1000‧‧‧控制器
1100‧‧‧控制單元
1200‧‧‧傳輸介面/輸入及輸出電路
1300‧‧‧接收介面
1500‧‧‧光學鏈路
1501‧‧‧光學鏈路
2000‧‧‧記憶體元件
2100‧‧‧磁阻性隨機存取記憶體(MRAM)核心
2110‧‧‧感測及閂鎖電路(SLC)
2200‧‧‧接收介面/輸入及輸出電路
2300‧‧‧傳輸介面
3010‧‧‧介面晶片
3100‧‧‧記憶體晶片
3150‧‧‧中央處理單元(CPU)
3200‧‧‧記憶體晶片
3210‧‧‧使用者介面
3250‧‧‧系統匯流排
3300‧‧‧記憶體晶片
3400‧‧‧記憶體晶片
3500‧‧‧微凸塊/MRAM
3550‧‧‧感測及閂鎖電路
3601‧‧‧感測及閂鎖電路
3602‧‧‧感測及閂鎖電路
3603‧‧‧感測及閂鎖電路
3604‧‧‧感測及閂鎖電路
4100‧‧‧中央處理單元(CPU)
4200‧‧‧隨機存取記憶體(RAM)
4250‧‧‧系統匯流排
4300‧‧‧使用者介面
4400‧‧‧數據機
4500‧‧‧記憶體元件
4510‧‧‧記憶體控制器
4520‧‧‧MRAM
aa‧‧‧位元線節點
aa0‧‧‧發展節點
Addr‧‧‧位址
bb‧‧‧節點
bb0‧‧‧節點
bbh0‧‧‧節點
bbl0‧‧‧節點
BL‧‧‧第一位元線
‧‧‧互補位元線
‧‧‧互補位元線
BL'‧‧‧第二位元線
BLread‧‧‧讀取位元線
‧‧‧互補讀取位元線
BLwrite‧‧‧寫入位元線
‧‧‧互補寫入位元線
Cell Tr.‧‧‧胞元電晶體
CLK‧‧‧時脈信號
Com‧‧‧命令
CS‧‧‧晶片選擇信號
CSL‧‧‧第一行選擇信號
CSL0‧‧‧第一行選擇信號
CSL1‧‧‧第一行選擇信號
DQ‧‧‧資料
DQS‧‧‧資料選通信號
EVAL‧‧‧評估信號/啟動信號
GIODRV‧‧‧全局輸入輸出驅動器
Int1‧‧‧第一反相器
Int2‧‧‧第二反相器
LGIOMUX‧‧‧局部多工信號
LSW‧‧‧局部開關
N3‧‧‧電晶體
N4‧‧‧電晶體
Naa‧‧‧第二電晶體
Naa0‧‧‧第一電晶體
Nbb‧‧‧第二電晶體
Nbb0‧‧‧第一電晶體
NCMRH0‧‧‧電晶體
NCMRH1‧‧‧電晶體
NCMRL0‧‧‧電晶體
NCMRL1‧‧‧電晶體
NCSL‧‧‧電晶體
Normal0‧‧‧正常字元線
NRCSL‧‧‧電晶體
NSEN3‧‧‧電晶體
NSEN4‧‧‧電晶體
NWCSL‧‧‧電晶體
P3‧‧‧電晶體
P4‧‧‧電晶體
PBIAS‧‧‧電晶體
PCSL0‧‧‧延遲信號
PCSL1‧‧‧延遲信號
PEQ‧‧‧PMOS電晶體
PPRE3‧‧‧PMOS電晶體
PPRE4‧‧‧PMOS電晶體
PRECH‧‧‧預充電信號
R_MTJ‧‧‧MTJ部件之資料儲存單元
RCSL‧‧‧第三行選擇信號
RCSLR‧‧‧參考選擇信號
rData‧‧‧讀取資料
RefH‧‧‧參考電流
RefL‧‧‧參考電流
RefL0‧‧‧參考字元線
RefL1‧‧‧左參考字元線
RefR0‧‧‧參考字元線
RefR1‧‧‧右參考字元線
SLC0‧‧‧感測及閂鎖電路
SLC1‧‧‧感測及閂鎖電路
SLC2‧‧‧感測及閂鎖電路
Tcyc‧‧‧時脈循環
Vint‧‧‧電源供應電壓
Vout‧‧‧輸出節點
Voutb‧‧‧互補輸出節點
VPage0‧‧‧頁面選擇信號
VPage1‧‧‧頁面選擇信號
VPage2‧‧‧頁面選擇信號
VPage3‧‧‧頁面選擇信號
Vss‧‧‧接地電壓
WC1‧‧‧第一寫入電流
WC2‧‧‧第二寫入電流
WCSL‧‧‧寫入行選擇線/第二行選擇信號
WCSL0‧‧‧第二行選擇信號
WCSL1‧‧‧第二行選擇信號
wData‧‧‧寫入資料
WL‧‧‧字元線/字元線信號
WL0‧‧‧字元線
圖1為根據本發明概念之態樣之記憶體元件的實例實施例的方塊圖，所述記憶體元件適用於描述其中之寫入操作以及讀取操作。
圖2為說明根據本發明概念之態樣的自旋轉移力矩(STT)-MRAM胞元與其他記憶體元件部件之間的連接的實例實施例的方塊圖。
圖3A至圖3E為說明根據本發明概念之態樣的STT-MRAM胞元中之磁性穿隧接面(MTJ)部件之實例的方塊圖。
圖4為根據本發明概念之態樣之記憶體元件的實例實施例的方塊圖，所述記憶體元件適用於描述寫入操作。
圖5為說明根據本發明概念之態樣之寫入行選擇信號產生器的實例實施例的方塊圖，所述寫入行選擇信號產生器可用於產生圖4之記憶體元件中之第二行選擇信號。
圖6為說明根據本發明概念之態樣的圖4及圖5之記憶體元件之寫入操作的實例實施例的時序圖。
圖7為說明根據本發明概念之態樣之記憶體元件的實例實施例的電路圖，所述記憶體元件經組態以執行寫入操作。
圖8為說明根據本發明概念之態樣之記憶體元件的實例實施例的方塊圖，所述記憶體元件經組態以執行讀取操作。
圖9為說明根據本發明概念之態樣之記憶體元件的實例實施例的方塊圖，所述記憶體元件更包含鏡電路。
圖10為說明根據本發明概念之態樣的鏡電路的實例實施例的電路圖，所述鏡電路可形成圖9之記憶體元件之一部分。
圖11為說明根據本發明概念之態樣之記憶體元件的方塊圖，所述記憶體元件更包含行選擇信號產生器，所述行選擇信號產生器經組態以產生第三行選擇信號。
圖12為說明根據本發明概念之態樣的圖8之記憶體元件之讀取操作的實例實施例的時序圖。
圖13為說明根據本發明概念之態樣之記憶體元件的實例實施例的電路圖，所述記憶體元件可經組態以執行讀取操作。
圖14為說明根據本發明概念之態樣的參考產生單元的實例實施例的方塊圖，所述參考產生單元可形成圖8之記憶體元件之一部分。
圖15為說明根據本發明概念之態樣的鏡電路的實例實施例的電路圖，所述鏡電路可形成圖14之參考產生單元之一部分。
圖16為適用於描述根據本發明概念之態樣的圖8之記憶體元件之讀取操作的實例實施例的時序圖。
圖17為說明根據本發明概念之態樣的感測及閂鎖電路的實例實施例的方塊圖，所述感測及閂鎖電路可形成記憶體元件之一部分。
圖18為說明根據本發明概念之態樣的圖17之感測及閂鎖電路的實例實施例的電路圖。
圖19A及圖19B為說明根據本發明概念之態樣之記憶體元件的實例實施例的電路圖，所述記憶體元件可經組態以執行寫入操作以及讀取操作。
圖20為說明根據本發明概念之態樣之記憶體元件的陣列佈局結構之實例實施例的圖式。
圖21A及圖21B為說明根據本發明概念之態樣的感測及閂鎖電路之間的連接之實例實施例的電路圖。
圖22為說明根據本發明概念之態樣的記憶體元件之陣列佈局之實例實施例的圖式，所述記憶體元件經組態以同時啟用兩條字元線。
圖23為說明根據本發明概念之態樣的感測及閂鎖電路之實例實施例的電路圖，所述感測及閂鎖電路耦接至多條位元線。
圖24為說明根據本發明概念之態樣的在記憶體元件中執行寫入操作之方法之實例實施例的流程圖。
圖25為說明根據本發明概念之態樣的在記憶體元件中執行讀取操作之方法之實例實施例的流程圖。
圖26為說明根據本發明概念之態樣之記憶體系統的實例實施例的方塊圖，在所述記憶體系統中記憶體元件與記憶體控制器經由光學鏈路而耦接。
圖27A至圖27D為說明根據本發明概念之態樣的具有各種介面之記憶體系統之實例實施例的圖式。
圖28為說明根據本發明概念之態樣之記憶體系統的實例實施例的圖式，在所述記憶體系統中多個記憶體晶片使用矽通孔(TSV)而堆疊。
圖29為說明根據本發明概念之態樣之記憶體系統的實例實施例的圖式，在所述記憶體系統中記憶體元件耦接至系統匯流排。
圖30為說明根據本發明概念之態樣之記憶體系統的另一實例實施例的圖式，在所述記憶體系統中記憶體元件耦接至系統匯流排。
100‧‧‧第一開關(SW1)
200‧‧‧感測及閂鎖電路
300‧‧‧第二開關(SW2)
400‧‧‧記憶體胞元
BL‧‧‧第一位元線
BL'‧‧‧第二位元線
WL‧‧‧字元線/字元線信號

权利要求:
Claims (51)
[1] 一種記憶體元件，包括：第一開關，其經組態以接收第一CSL信號且輸入或輸出資料；第二開關，其經組態以接收第二CSL信號；感測及閂鎖電路，其耦接於所述第一開關與所述第二開關之間；以及至少一個記憶體胞元，其耦接至所述第二開關，其中所述第二開關經組態以回應於所述第二CSL信號而控制所述至少一個記憶體胞元之讀取或寫入操作之時序。
[2] 如申請專利範圍第1項所述之記憶體元件，其中所述第二CSL為寫入CSL(WCSL)，且所述第二開關為寫入開關。
[3] 如申請專利範圍第1項所述之記憶體元件，其中在寫入操作中，所述感測及閂鎖電路經組態以進行閂鎖。
[4] 如申請專利範圍第1項所述之記憶體元件，其中在寫入操作中，所述元件在電壓模式中操作。
[5] 如申請專利範圍第1項所述之記憶體元件，其中所述第二CSL為讀取CSL(RCSL)，且所述第二開關為讀取開關。
[6] 如申請專利範圍第1項所述之記憶體元件，其中在讀取操作中，所述感測及閂鎖電路經組態以作為感測放大器而操作。
[7] 如申請專利範圍第1項所述之記憶體元件，其中在讀取操作中，所述元件在電流模式中操作。
[8] 如申請專利範圍第1項所述之記憶體元件，其中所述第二開關經組態以分別將輸入資料傳輸至所述記憶體胞元以及自所述記憶體胞元傳輸輸出資料。
[9] 如申請專利範圍第1項所述之記憶體元件，其中所述記憶體元件為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
[10] 如申請專利範圍第1項所述之記憶體元件，其中所述記憶體元件為磁阻性隨機存取記憶體(MRAM)。
[11] 如申請專利範圍第10項所述之記憶體元件，其中所述MRAM為STT-MRAM。
[12] 如申請專利範圍第1項所述之記憶體元件，其中所述記憶體胞元包括：磁性穿隧接面(MTJ)部件，其耦接於位元線與胞元電晶體之間，所述胞元電晶體之閘極耦接至字元線。
[13] 如申請專利範圍第12項所述之記憶體元件，其中所述MTJ部件包括：固定層；非磁性阻障層，其位於所述固定層上；以及自由層，其位於所述阻障層上。
[14] 如申請專利範圍第12項所述之記憶體元件，其中所述MTJ部件具有水平磁化之方向。
[15] 如申請專利範圍第12項所述之記憶體元件，其中所述MTJ部件具有垂直磁化之方向。
[16] 如申請專利範圍第1項所述之記憶體元件，其中在寫入操作中，所述第一開關之啟動持續時間短於所述第二開關之啟動持續時間。
[17] 如申請專利範圍第1項所述之記憶體元件，其中所述記憶體胞元包括：胞元電晶體；以及雙磁性穿隧接面(MTJ)部件，其中所述雙MTJ部件連接至位元線以及所述胞元電晶體，且所述胞元電晶體亦連接至源極線以及字元線。
[18] 一種記憶體元件，包括：第一開關，其經組態以接收第一CSL信號且輸入/輸出資料；寫入開關，其經組態以接收寫入CSL(WCSL)信號；感測及閂鎖電路，其耦接於所述第一開關與所述寫入開關之間；以及至少一個記憶體胞元，其耦接至所述寫入開關，其中，在寫入操作中，所述感測及閂鎖電路經組態以閂鎖輸入資料且回應於所述寫入CSL信號而將輸入資料傳送至所述記憶體胞元。
[19] 如申請專利範圍第18項所述之記憶體元件，其中在寫入操作中，所述元件在電壓模式中操作。
[20] 如申請專利範圍第18項所述之記憶體元件，其中所述第二開關包括：至少一個寫入行選擇線(WCSL)產生器，其經組態以自所述第一CSL信號產生所述WCSL信號；以及延遲電路，其經組態以亦接收所述第一CSL信號且輸出經延遲之第一CSL信號以停用所述WCSL產生器。
[21] 如申請專利範圍第18項所述之記憶體元件，其中所述第一開關以及所述寫入開關在所述寫入操作中同時啟動。
[22] 如申請專利範圍第18項所述之記憶體元件，其中所述第一開關之啟動持續時間短於所述寫入開關之啟動持續時間。
[23] 如申請專利範圍第18項所述之記憶體元件，其中所述記憶體元件為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
[24] 如申請專利範圍第18項所述之記憶體元件，其中所述記憶體元件為磁阻性隨機存取記憶體(MRAM)。
[25] 如申請專利範圍第24項所述之記憶體元件，其中所述MRAM為自旋轉移力矩(STT)-MRAM。
[26] 如申請專利範圍第18項所述之記憶體元件，其中所述感測及閂鎖電路之閂鎖電路包括一對反相器。
[27] 如申請專利範圍第18項所述之記憶體元件，其中所述記憶體胞元包括：磁性穿隧接面(MTJ)部件；以及胞元電晶體。
[28] 如申請專利範圍第18項所述之記憶體元件，其中所述記憶體胞元包括：磁性穿隧接面(MTJ)部件，其耦接於位元線與胞元電晶體之間，所述胞元電晶體之閘極耦接至字元線。
[29] 一種記憶體元件，包括：第一開關，其經組態以接收第一CSL信號且輸出資料；讀取開關，其經組態以接收讀取CSL(RCSL)信號；感測及閂鎖電路，其耦接於所述第一開關與所述讀取開關之間；參考產生電路，其經組態以將互補位元線信號提供至所述感測及閂鎖電路；以及至少一個記憶體胞元，其耦接至所述讀取開關，其中，在讀取操作中，所述感測及閂鎖電路組態為感測放大器。
[30] 如申請專利範圍第29項所述之記憶體元件，其中在讀取操作中，所述元件在電流模式中操作。
[31] 如申請專利範圍第29項所述之記憶體元件，更包括：電流鏡電路，其耦接於所述感測及閂鎖電路與所述讀取開關之間。
[32] 如申請專利範圍第31項所述之記憶體元件，其中所述電流鏡電路包括：第一尺寸之第一電晶體；以及N倍於所述第一尺寸之第二尺寸之第二電晶體，其中N為偶數，且其中所述第一電晶體以及所述第二電晶體之閘極共同連接且所述第二電晶體經組態以將所述第一電晶體之電流乘以N。
[33] 如申請專利範圍第29項所述之記憶體元件，更包括：字元線(WL)啟用電路，其耦接至所述參考產生電路以及所述記憶體胞元，其中所述WL啟用電路經組態以回應於作用資訊信號而將WL啟用信號提供至所述參考產生電路，且其中所述參考產生電路經組態以回應於所述WL啟用信號而將所述RCSL信號提供至所述RCSL開關。
[34] 如申請專利範圍第33項所述之記憶體元件，其中所述元件經組態以在所述RCSL信號之後產生預充電信號以及所述CSL信號，以在不足約5奈秒內執行所述讀取操作。
[35] 如申請專利範圍第29項所述之記憶體元件，其中所述感測及閂鎖電路包括交叉耦接之感測放大器，其包含：第一PMOS電晶體，其連接於電壓源與第一NMOS電晶體之間；以及第二PMOS電晶體，其連接於所述電壓源與第二NMOS電晶體之間。
[36] 如申請專利範圍第29項所述之記憶體元件，其中所述參考產生電路包括：儲存第一值之第一參考記憶體胞元以及耦接於所述第一記憶體胞元與互補位元線BL_bar之間的第一參考開關；以及儲存第二值之第二參考記憶體胞元以及耦接於所述第二記憶體胞元與所述互補位元線BL_bar之間的第二參考開關，其中所述第一參考開關以及所述第二參考開關接收RCSL信號作為輸入。
[37] 如申請專利範圍第36項所述之記憶體元件，其中所述第一值為「0」，且所述第二值為「1」，且所述參考產生電路經組態以回應於RCSL而輸出來自所述第一記憶體胞元以及所述第二記憶體胞元之電流之平均值。
[38] 如申請專利範圍第37項所述之記憶體元件，其中所述參考產生電路包括：第一參考鏡電路，其耦接於所述第一參考開關與所述互補位元線BL_bar之間；以及第二參考鏡電路，其耦接於所述第二參考開關與所述互補位元線BL_bar之間。
[39] 如申請專利範圍第29項所述之記憶體元件，其中所述記憶體元件為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
[40] 如申請專利範圍第29項所述之記憶體元件，其中所述記憶體元件為磁阻性隨機存取記憶體(MRAM)。
[41] 如申請專利範圍第40項所述之記憶體元件，其中所述MRAM為自旋轉移力矩(STT)-MRAM。
[42] 一種用於記憶體元件之感測及閂鎖電路(SLC)，包括：感測及閂鎖部件，其經組態以：在寫入操作中耦接至寫入位元線(BLwrite)；在讀取操作期間，耦接至與BLwrite分開之讀取位元線(BLread)且耦接至互補讀取位元線(BLread_bar)。
[43] 如申請專利範圍第42項所述之感測及閂鎖電路，其中所述感測及閂鎖部件回應於評估信號(EVAL)以比較來自BLread以及BLread_bar之電流。
[44] 如申請專利範圍第42項所述之感測及閂鎖電路，更包括：預充電電路以及等化器電路，其各自耦接至所述感測及閂鎖部件，其中所述預充電電路、所述等化器電路以及所述感測及閂鎖部件經組態以對BLwrite、BLread以及BLread_bar預充電。
[45] 如申請專利範圍第44項所述之感測及閂鎖電路，其中：所述預充電電路包括第一PMOS電晶體以及第二PMOS電晶體；且所述等化器電路包括第三PMOS電晶體，所述第一PMOS電晶體、所述第二PMOS電晶體以及所述第三PMOS電晶體具有共同連接之閘極。
[46] 如申請專利範圍第42項所述之感測及閂鎖電路，其中所述感測及閂鎖電路包括交叉耦接之感測放大器，其包含：第一PMOS電晶體，其連接於電壓源與第一NMOS電晶體之間；以及第二PMOS電晶體，其連接於所述電壓源與第二NMOS電晶體之間。
[47] 如申請專利範圍第42項所述之感測及閂鎖電路，其中所述互補讀取位元線BLread_bar耦接至參考產生電路。
[48] 如申請專利範圍第47項所述之感測及閂鎖電路，其中所述參考產生電路包括：儲存第一值之第一參考記憶體胞元以及耦接於所述第一記憶體胞元與所述互補讀取位元線BLread_bar之間的第一參考開關；以及儲存第二值之第二參考記憶體胞元以及耦接於所述第二記憶體胞元與所述互補讀取位元線BLread_bar之間的第二參考開關，其中所述第一值以及所述第二值為不同值。
[49] 如申請專利範圍第42項所述之感測及閂鎖電路，其中所述記憶體元件為動態隨機存取記憶體(DRAM)、相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)或反及閘快閃記憶體。
[50] 如申請專利範圍第42項所述之感測及閂鎖電路，其中所述記憶體元件為磁阻性隨機存取記憶體(MRAM)。
[51] 如申請專利範圍第50項所述之感測及閂鎖電路，其中所述MRAM為自旋轉移力矩(STT)-MRAM。

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